1樓：匿名使用者
1、當ttl電路驅動cmos電路時，如果枝茄ttl電路輸出的高電平低於cmos電路的最低高電平（一般為，這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。
2、oc閘電路必須加上拉電阻，以提高輸出的搞電平值。
3、為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。
4、在cmos晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉輪基電阻降低輸入阻抗，提供洩荷通路。
5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入訊號的雜訊容限，增強抗干擾能力。
6、提高匯流排的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電猛桐察阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
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2樓：黑豹
以51系列微控制器中銷為例，把 p0口作為做培雹 i/o 埠使用時，上管 v1 關閉，要外接上拉電阻。
現在不至於有人使用 ttl 結構的微控制器吧？並且 p0口的資源是最寶貴的，一純帆般不會作為 i/o 埠使用。
微控制器的po口到底需要多大的上拉電阻？？？
3樓：硬體開發
這個具來。
體是看你的源要求的啊，比如說微控制器p0口負載電路、電流大小來覺定的，從你上面的電路上面來看，你這個電路沒有負載要求的，一般取10k，因為你電路上面p0口是直接控制74hc573來驅動數碼管的，這樣數碼管驅動電流是有74hc573提供的，跟p0口沒有關係，p0口是開漏輸出的，所以做普通io的時候，必須接上拉電阻，如果p0口直接驅動數碼管、那麼就要按照你的數碼管數量來選取電阻，強上拉的話去電阻就越小，希望我的回答對你有幫助！
4樓：網友
你可以算一下led發光管5~10毫安就可以正常工作，所以驅動數碼管的話如果是動態掃瞄的話，5v電源，上拉電阻560歐姆~1k是可以的。
5樓：
根據實際情況來算，需要驅動能力強的電阻就小一些。
以10k為基準。
電阻小了，功耗會增加；
電阻大了，驅動力下降；
51微控制器p0口上拉電阻
6樓：零點讀書
i/o的上拉，下拉，主要是給受控器件增加常態時的穩彎大定狀態，不會因晶元在開機等操作時i/o電壓不穩定引起受控器件的誤觸發。
另外你說的到從1降到0這個是不會發生的。我們在上拉下拉的虛鬧液時候一般會串乙個10kω級別的電阻，舉例你接的是上啦，i/o常態是高電平差物。當你把i/o口置低的時候，其實上拉電阻的電壓都分到了上拉電阻2端，不會引起你說的i/o口失效。
原理就是分壓。給你2個圖看看。應該好理解的。
51微控制器什麼時候P0口要接上拉電阻
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